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现场可编程门阵列(FPGA)器件以其灵活的可配置特性,可以很好地解决并行性和速度问题而广泛应用于数字信号领域,但使用VHDL或VerilogHDL语言进行设计的难度较大。 提出了一种采用DSP Builder实现有限冲激响应滤波器的设计方案,并以一个16阶低通FIR数字滤波器的实现为例,设计并完成软硬件仿真与验证。结果表明,该方法简单易行,能满足设计要求。
关键词:有限冲激响应滤波器;现场可编程门阵列;DSP Builder ; QuartusII
Abstract
The scene programmable gate array (FPGA) the co...全部
给您提供一些参考的,您看看
现场可编程门阵列(FPGA)器件以其灵活的可配置特性,可以很好地解决并行性和速度问题而广泛应用于数字信号领域,但使用VHDL或VerilogHDL语言进行设计的难度较大。
提出了一种采用DSP Builder实现有限冲激响应滤波器的设计方案,并以一个16阶低通FIR数字滤波器的实现为例,设计并完成软硬件仿真与验证。结果表明,该方法简单易行,能满足设计要求。
关键词:有限冲激响应滤波器;现场可编程门阵列;DSP Builder ; QuartusII
Abstract
The scene programmable gate array (FPGA) the component by its nimble may dispose the characteristic, may solve the parallelism and the speed question well so widely applies to the digital signal domain, but uses VHDL or the VerilogHDL language carries on the design the difficulty to be bigger。
Proposed one kind uses DSP Builder to realize the limited impulse to respond the filter the design proposal, and take a 16 steps low passes FIR numeral filter realization as the example, designs and completes the software and hardware simulation and the confirmation。
The result indicated that, this method is easy, can meet the design requirment。
Key words: FIR filter;FPGA;DSP Builder ; QuartusII
目 录
1 引言。
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2 滤波器的理论基础及设计。。。。。。。。。。。。。
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2。1 FIR滤波器系统结构。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
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2。2 FIR滤波器设计的原理。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 4
2。3设计要求。。。。。。。。。。
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2。4 FIR滤波器的几种设计方法比较。。。。。。。。。。。。。。。。。。。。。。。
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2。4。1利用窗函数法设计FIR滤波器。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 5
2。4。2用频率抽样法设计FIR DF。
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2。4。3利用切比雪夫逼近法设计FIR滤波器。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
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3 Matlab中Filter Design工具滤波器模型的设计。。。。。。。。。。。。。。。。。。。。。。。。。。。。 8
4 DSP Builder及开发软件QuartusII介绍。
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4。1 DSP Builder介绍。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
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4。2 DSP Builder设计流程。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 11
4。3开发软件QuartusII介绍。
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5 FIR数字滤波器的DSP Builder设计。。。。。。。。。。。。。。。。。。。。。。。
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5。1 FIR滤波器参数选取。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 14
5。2 FIR滤波器算法模型建立。
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5。3基于DSP Builder的系统级仿真。。。。。。。。。。。。。。。。。。。。。。。。。
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5。4 运用Modelsim进行功能仿真。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 16
5。5在FPGA器件中实现FIR滤波器。
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结束语。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
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参考文献。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 19
1 引言
在信息信号处理过程中,如对信号的过滤、检测、预测等,都要使用滤波器,数字滤波器是数字信号处理(DSP,DigitalSignalProcessing)中使用最广泛的一种器件。
常用的滤波器有无限长单位脉冲响应(ⅡR)滤波器和有限长单位脉冲响应(FIR)滤波器两种,其中,FIR滤波器能提供理想的线性相位响应,在整个频带上获得常数群时延从而得到零失真输出信号,同时它可以采用十分简单的算法实现,这两个优点使FIR滤波器成为明智的设计工程师的首选,在采用VHDL或VerilogHDL等硬件描述语言设计数字滤波器时,由于程序的编写往往不能达到良好优化而使滤波器性能表现一般。
而采用调试好的IPCore需要向Altera公司购买。笔者采用了一种基于DSP Builder的FPGA设计方法,使FIR滤波器设计较为简单易行,并能满足设计要求。
FIR滤波器是数字信号处理的基本算法之一,是一类较为重要的线性时不变系统,它可以在幅度特随意设计的同时,保证精确的严格的线性相位特性。
因此,广泛应用于声音、图像处理等现代通信技术中,对其研究具有非常重要的现实意义。
目前FIR滤波器的实现主要有采用DSP(Digital Signal Processing) 处理器、面向DSP的各类专用ASIC芯片以及FPGA(Field Programmable Gate Array)的方法。
DSP处理器具有通过软件设计能适用于不同功能实现的灵活性,但其固定的硬件结构特别不适用于当前许多要求能进行结构特性随时变更的应用场合,即所谓面向用户型的DSP系统,或可重配置的DSP应用系统(Customized DSP或Reconfigurable DSP等),如软件无线电、医用设备、导航、工业控制等方面。
至于在满足速度要求方面,由于采用了顺序执行的CPU架构,DSP处理器则不堪重负。
面向DSP的各类专用ASIC芯片虽然可以解决并行性和速度的问题,但是高昂的开发设计费用、耗时的设计周期及不灵活的纯硬件结构,使得DSP的ASIC解决方案日益事情其实用性。
用FPGA来实现数字信号处理可以很好地解决并行性和速度问题,而且其灵活的可配置特性,使得FPGA构成的DSP系统易于修改、易于测试及硬件升级。
2 滤波器的理论基础及设计
在数字信号处理中往往需要设计线性相位的滤波器,FIR滤波器在保证幅度特性满足技术要求的同时,很容易做到严格的线性相位特性。
为了使滤波器满足线性相位条件,要求其单位脉冲响应h(n)为实序列,且满足偶对称和奇对称条件,即h(n)=h(N-1-n)。
FIR滤波器不断地对输入样本x(n)延时后,再作乘法累加算法,将滤波结果y(n)输出,因此,FIR实际上是一种乘法累加运算。
在数字滤波器中,FIR滤波器的最主要的特点是没有反馈回路,故不存在不稳定的问题;同时,可以在幅度特性是随意设置的同时,保证精确的线性相位。稳定和线性相位特性是FIR滤波器的突出优点。
因此,FIR滤波器的结构主要是非递归结构,但在频率采样结构等某些结构中也包含有反馈的递归部分。
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