为什么负逻辑可以抗串模干扰为什么负逻辑
正、负逻辑只是规定不同，没有好坏之分。
如令H=1，L=0，则称之为正逻辑体制，与此相反，若令H=0，L=1，则称之为负逻辑体制。
这个提法源自于TTL电路，因为TTL电路的输入转换电平约为1。 4V，而输出高电平为3。5V输出低电平为0。3V。当一级TTL驱动下一级时高电平的抗干扰裕度为2。1V，而低电平的抗干扰裕度为1。1V。严格来讲应该是说高电平的抗干扰较好，低电平的抗干扰较差。 负逻辑的高电平为0，低电平为1，很多年前有人因此认为负逻辑抗干扰比较好。其实这个看法并不经得起推敲，因为在数字电路中0和1出现的概率是随机的与被处理的数据结构有关，而与正负逻辑关系不大。即使在当时人们也...全部
正、负逻辑只是规定不同，没有好坏之分。
如令H=1，L=0，则称之为正逻辑体制，与此相反，若令H=0，L=1，则称之为负逻辑体制。
这个提法源自于TTL电路，因为TTL电路的输入转换电平约为1。
4V，而输出高电平为3。5V输出低电平为0。3V。当一级TTL驱动下一级时高电平的抗干扰裕度为2。1V，而低电平的抗干扰裕度为1。1V。严格来讲应该是说高电平的抗干扰较好，低电平的抗干扰较差。
负逻辑的高电平为0，低电平为1，很多年前有人因此认为负逻辑抗干扰比较好。其实这个看法并不经得起推敲，因为在数字电路中0和1出现的概率是随机的与被处理的数据结构有关，而与正负逻辑关系不大。即使在当时人们也是用4000系列CMOS电路来设计要求高抗干扰的电路。
因为4000的电源电压VDD可以用到达18V，而输入转换电平在 1/2（VDD），输出高低电平几乎可达VDD到0。现代的CMOS电路电源电压可以用在5V/3。3V/2。5V/1。8V等等，而输入转换电平都是 1/2（VDD），输出电平为0到VDD。
即使低电源电压3。3V的TTL电路的输入转换电平也接近于1/2(VCC)。更不存在“负逻辑抗干扰”的问题了。因为一些教科书为了表示全面，沿用过去的某些说法，容易引起教学两方面的困扰。
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