酷睿2主频低,为何能胜过奔腾D?
Intel在新处理器微架构上做出的调整要大刀阔斧得多，流水线架构的调整也最为明显。基于Core核心的Conroe处理器的流水线从 Prescott核心的31级缩短为14级，与目前的Pentium M相当。 众所周知，流水线越长，频率提升潜力越大，但是一旦分支预测失败或者缓存不中的话，所耽误的延迟时间越长。如果一旦发生分支预测失败或者缓存不中的情况，Prescott核心就会有39个周期的延迟。这要比其他的架构延迟时间多得多。 而对于Conroe来说，14级流水线的效率要比Prescott核心的31级要高很多，延时却要低得多。
在缩短流水线级数 的同时，Core 微架构前端的改进还包括...全部
Intel在新处理器微架构上做出的调整要大刀阔斧得多，流水线架构的调整也最为明显。基于Core核心的Conroe处理器的流水线从 Prescott核心的31级缩短为14级，与目前的Pentium M相当。
众所周知，流水线越长，频率提升潜力越大，但是一旦分支预测失败或者缓存不中的话，所耽误的延迟时间越长。如果一旦发生分支预测失败或者缓存不中的情况，Prescott核心就会有39个周期的延迟。这要比其他的架构延迟时间多得多。
而对于Conroe来说，14级流水线的效率要比Prescott核心的31级要高很多，延时却要低得多。
在缩短流水线级数 的同时，Core 微架构前端的改进还包括分支预测单元。分支预测行为发生在取指单元部分。
首先，它使用了很多人们已经熟知的预测单元，包括传统的 NetBurst 微架构上的分支目标缓冲区(Branch Target Buffer， BTB)、分支地址计算器(Branch Address Calculator， BAC)和返回 地址栈(Return Address Stack，RAS)。
然后，它还引入了2个新的预测单元—循环回路探测器(Loop Detector， LD)和间接分支 预测器(Indirect Branch Predictor，简称IBP)，其中循环回路探测器可以正确预测循环的结束，而间接分支预测器可以基于全局的历史信息 做出预测。
Core 微架构在分支预测方面不仅可以利用所有这些预测单元，还增加了新的特性：在之前的设计中，分支转移总是会浪费流水线的 一个周期；Core 微架构在分支目标预测器和取指单元之间增加了一个队列，在大部分的情况下可以避免这一个周期的浪费。
高效 的流水线架构和更优秀的分支预测能力，使Conroe处理器的性能远胜于前代Prescott核心的Pentium D，与AMD的AM2相比也要高出不少。当然这 不全是流水线架构改进的功劳，还有一点也相当重要，那就是Conroe的解码单元。
由于X86指令集的指令长度、格式与定址模式都相当复杂，为了简化数据通路(Data Path)的设计，从很久以前开始，X86处理器就采用了将X86指令解码成1个或多个长度相同、格式固定、类似RISC指令形式的微指令的设计方法，尤其是涉及存储器访问的 load 及 store 指令。
所以，现在的X86处理器的执行单元真正执行的指令是解码后的微指令，而不是X86指令。
与以往的处理器微架构不同，Core架构采用了四组指令编译器，也就是四组解码单元，这与Pentium M处理器有些类似。
这个变化可以说是 Core 微架构最大的特色之一 。自从 AMD 失败的 K5 设计之后，已经有超过十年的时间，X86处理器的世界再也没有出现过四组解码单元的设计。所谓四组解码单元，就是指能够在单一频率周期内编译四个x86指令。
这四组解码单元由三组简单解码单元(Simple Decoder)与一组复杂解码单元(Complex Decoder)组 成。
除了在解码单元数量上提升之外，Core 微架构中的解码单元还拥有更多新特性，其中最为重要的一点就是宏指令融合技术 (Macro-Op Fusion)。
该技术可以把2条相关的X86指令融合为1条微指令。宏指令融合技术带来的效果是非常明显的。在一个传统的X86程序中，每10条指令就有2条指令可以被融合。也就是说，宏指令融合技术的引入可以减少10%的指令数量。
而当2条X86指令被融合的时候，4组解码单元在单周期内一共可以解码5条X86指令。被融合的指令在后面的操作中完全是一个整体，这带来几个优势：更大的解码带宽，更少的空间占用，和更低的调度负载。如果 Intel 宣称的“每10条指令可以融合1次”的说法属实，那么宏指令融合技术本身就将带来巨大的性能提升。
Intel微指令融合技术的目的就在于减少微指令的数目。处理器内部执行单元的资源有限，如果可以减少微指令的数目，就代表实际执 行的X86指令增加了，可以显著提升执行效能。而且，微指令的数目减少还有助于降低处理器功耗，可谓有益无害。
因此而言， Core微架构要更具有优势。在一般情况下，它每个时钟周期可以解码4条X86指令，加上宏指令融合技术的话则最多可以解码5条X86指令。Core微架构的存储子系统不仅拥有最大容量的二级缓存，而且还拥有较低的缓存访问延迟。
共享式二级缓存的设计还可以使单个核心享 用完全的4MB缓存。一级缓存和二级缓存的总线位宽都是256-bit，从而可以给核心提供最大的存储带宽。
Core微架构采用共享二级缓存设计，即两个核心共享4MB的二级缓存。
采用共享缓存的好处是非常明显的，除了缓存容量容量利用率较佳，也可以减少缓存数据一致性对缓存性能所造成的负面影响。此外，因共享L2缓存之故，两个核心的第一阶缓存可直接对传数据，毋需通过外部的FSB，进而改善性能。
此外还有更为重要的一点，当其中一个核心空闲时，另一个核心可已使用全部4MB缓存，大大提高缓存的使用率，有效提高系统性能。收起
